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INDUSTRIAL TEMPERATURE RANGE
IDT821034 QUAD PCM CODEC WITH PROGRAMMABLE GAIN
Figure 9. Typical Frame Sync Timing (2 MHz Operation)
Serial Control Interface Timing
Parameter
Description
Min
Typ
Max
Units
Test Conditions
t31
CS Hold Time
30
ns
t32
CS Setup Time
30
ns
t33
CS to CO Valid Delay Time
30
ns
t34
CO Float Delay Time
10
ns
t35
CI Setup Time
30
ns
t36
CI Hold Time
30
ns
t37
CS Idle Time
3
cycles of CCLK
t38
CCLK to CO Valid Delay Time
30
ns
27
28
29
30
31
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
X0
X1
X2
X3
R0
R1
R2
R3
Time Slot
FS
DX
DR
TSX
Figure 10. SLIC Programming Mode Timing
Note *: CCLK should have one cycle before CS goes low, and two cycles after CS goes high.
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
7
6
5
4
3
2
1
0
CCLK
CS
CI
CO
t37
Note *
I/On_0 I/On_1 On_2
On_3 On_4 I/O1_0 I/O2_0 I/O3_0
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